几天前，3-4月IEEE Micro杂志摆在了我的办公桌。这个问题是专门针对去年夏天关注度比较高的芯片讨论论文。在75份提交的芯片的报告中，27份被接受用于口头报告，然后只有7份被选择在IEEE Micro中发布。这些论文都很好，其中一篇是SiTime的Sassan Tabatabaei博士写的。它在SiTime的网站上发布。

高速数字系统特别受益于SiTime的基于MEMS的硅振荡器。可以将数字应用分为三种类型：（1）状态机，（2）包括时钟的串行和并行接口，以及（3）嵌入时钟与数据的串行接口。简而言之，我将只讨论状态机的情况，包括微处理器和FPGA。

状态机的理想参考时钟必须是高频并且具有特别低的抖动。高参考时钟频率对状态机是有益的，因为它们简化了其内部PLL的工作。所有快速状态机依靠内部PLL将它们的参考时钟乘以它们的内部时钟速率，并产生用于对其计算和数据流进行排序的各种相位和时钟域（例如在2.345GHz）。他们遇到的第一个问题是他们通常必须将相当低的参考频率（如27 MHz）乘以它们的多GHz内部频率。乘法越大，时钟抖动越差。为了使其功能更加丰富，为了匹配外部数据需求，它们必须经常乘以高度非整数值（在该示例中为2345/27 = 86.8519），其需要进一步降低时钟质量的预分频器。最后，这些PLL是模拟组件，必须在非常嘈杂和恶劣的环境中工作。这都会产生较差的内部时钟，从而减少时序裕度并关闭数据眼。

通过提供更高的时钟频率，我们简化了这些PLL的任务。较少的乘法保证较少的时钟抖动。如果需要特殊的输出频率，则SiTime的时钟可以很容易地被编程以传递那些频率的整数分频（例如234.5MHz），因此状态机的PLL具有容易的整数作业（在该示例中仅为10x），并且没有预分频。在SiTime之前不能轻易做到这一点 - 大多数高频振荡器是SAW或谐波设备，你不能选择在任何时候你想要的任意频率。 SiTime振荡器的结果 - 一个更低的抖动内部时钟，改善的时序裕度和更宽的数据眼。

这对于尖端数字应用是一个非常大的问题。一位高端FPGA公司的执行官在我们谈话之后来到我面前说：“谢谢你，我们提高了时序裕度，我们建议客户使用你的振荡器。”想想！这家公司制造了一些世界上最快的芯片，他们喜欢的时钟来自SiTime。

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